سال انتشار: ۱۳۸۶

محل انتشار: سیزدهمین کنفرانس سالانه انجمن کامپیوتر ایران

تعداد صفحات: ۶

نویسنده(ها):

علی عربی – کارشناسی ارشد دانشکده مهندسی کامپیوتر و فناوری اطلاعات دانشگاه صنعت
مرتضی صاحبالزمانی – دکترا، عضو هیأت علمی دانشکده مهندسی کامپیوتر و فناوری اطلاعات دانشگاه
مهدی سعیدی – دانشجوی دکترا دانشکده مهندسی کامپیوتر و فناوری اطلاعات دانشگاه صنعت

چکیده:

تراکم اتصالات که امروزه به عنوان یکی از مباحث کلیدی در طراحی مدارات بسیار مجتمع بشمار می رود، بر روی مساحت، کارایی و نیز نویزهمشنوایی یک تراشه تأتیرگذار بوده و از این رو این مسأله به یکی از اهداف اصلی بهینه سازی در مراحل مختلف چرخة طراحیVLSI تبدیل شده است. در این مقاله، یک روش نگاشت تکنولوژی برپایة اطلاعات مرحلة افراز و با هدف کاهش تراکم اتصالات ارائه شده است. به عبارت دیگر در این مقاله برای بهبود تخمین محل نسبی سلولها و نیز طول اتصالات در مرحلة نگاشت تکنولوژی، ضمن ارائة یک متدولوژی نوین از اطلاعات مرحلة افراز نظیر تعداد تقاطع نتها استفاده می شود. نتایج بدست آمده بر روی مدارات آزمون بهبود۳/۷% درماکزیمم تراکم اتصالات و بهبود۲/۳%در متوسط تراکم اتصالات و۵% کارایی را نشان می دهد که بیانگر کارایی الگوریتم ارائه شده در مقایسه با متدولوژی موجود است.