سال انتشار: ۱۳۸۲

محل انتشار: نهمین کنفرانس سالانه انجمن کامپیوتر ایران

تعداد صفحات: ۸

نویسنده(ها):

رضا سعیدی نیا – کارشناسی ارشد، دانشکده مهندسی کامپیوتر دانشگاه علم و صنعت ایران
محمود فتحی – دانشیار، دانشکده مهندسی کامپیوتر دانشگاه علم و صنعت ایران

چکیده:

امروزه سویچهای با صف ورودی ، در طراحی روتر های سریع استفاده می شوند. هر چه سرعت سویچ افزایش می یابد، زمانبندی بسته ها با اهمیت تر می شود . زیرا باید زمان محاسبه تطابق بین ورودی وخروجی به حداقل ممکن برسد . ۱ ، استفاده می شود و الگوریتمی ارایه می شود که بتواند تط ابق بین ورودی وخروجی را با LJ در این مقاله از تبدیل پیچیدگی زمانی ( ۲ O(n محاسبه کند کهn تعداد پورتهای ورودی /خروجی سویچ می باشد. و این زمان نسبت به الگوریتم قبلی با پیچیدگی زمانی ( ۳ O(n بهتر می باشد . این الگوریتم همچنین نیاز به حافظه باO(n) دارد که مشابه الگوریتم قبلی می باشد.