سال انتشار: ۱۳۸۷

محل انتشار: دومین همایش ملی مهندسی برق، کامپیوتر و فناوری اطلاعات

تعداد صفحات: ۵

نویسنده(ها):

فرزانه پاکزاد – دانشجوی کارشناسی ارشد معماری کامپیوتر دانشگاه آزاد اسلامی واحد اراک

چکیده:

پیشرفت های چند سال اخیر در تکنولوژی حافظه های نیمه هادی به سوی چگالی بیشتر و تراشه های با کارایی بالاتر موجب پیدایش رقابت های جدیدی در حوزه ی قابلیت اطمینان برای طراحان سیستم های حافظه شده است. در تراشه های جدید طراحان سیستم حافظه توجه خاصی نه تنها به نوع خطا ها بلکه به حداقل رساندن آسیب پذیری سیستم در برابر عیوب قابلیت اطمینان می باشند. در این مقاله تعدادی از روش های طراحی برای کم کردن اثر خرابی های تراشه جهت بالا بردن قابلیت اطمینان و بازدهی ارائه شده است. تکنیک های تحمل پذیر عیب توضیح داده شده با بسیاری از طرح های حافظه موجود سازگار می باشند. مقاله تکنیک های مزبور را از نقطه نظر مساحت، قابلیت بازدهی و قابلیت اطمینان و بررسی می کند.