سال انتشار: ۱۳۸۴

محل انتشار: هشتمین کنفرانس دانشجویی مهندسی برق

تعداد صفحات: ۸

نویسنده(ها):

امیر غفاری – دانشجوی کارشناسی ارشد الکترونیک دانشکده مهندسی برق – گروه الکترونیک
سیدادیب ابریشمی فر – استادیار گروه الکترونیک دانشکده مهندسی برق – گروه الکترونیک دانشگاه

چکیده:

در این مقاله روشهای مختلف برای افزایش محدوده قفل شدن در ساختارهای حلقه قفل تاخیر نوع آنالوگ بررسی و مقایسه شده اند. ساختارهای مقایسه شده شامل پنج ساختار میشود که عبارتند از : ۱- DLL با استفاده از PD با مدار باز نشانی ۲- ساختار تصحیح خودبخودی ۳- DLL با خط تاخیر Replica 4- DLL با مدار بازنشانی اولیه ۵- ساختار ترکیبی PLL/DLL . ساختارهای فوق از لحاظ محدوده قفل شدن ، محدوده فرکانسی ، Jitter زمانی و سایر مشخصات با یکدیگر مقایسه میشوند.