سال انتشار: ۱۳۹۳
محل انتشار: اولین همایش ملی الکترونیکی پیشرفت های تکنولوژی در مهندسی برق، الکترونیک و کامپیوتر
تعداد صفحات: ۵
نویسنده(ها):
نازنین معلمیان – دانشکده مهندسی، دانشگاه شهید چمران اهواز، اهواز، ایران
مهدی رضوانی وردوم – دانشکده مهندسی، دانشگاه شهید چمران اهواز، اهواز، ایران
ابراهیم فرشیدی – دانشکده مهندسی، دانشگاه شهید چمران اهواز، اهواز، ایران

چکیده:
در این مقاله یک مبدل زمان به دیجیتال پایپ لاین ارائه می شود که از تکنیک تقویت زمانی برای دیجیتالی نمودن فاصله زمانی بین سیگنال های ورودی بهره می برد. مبدل ارائه شده یک مبدل زمان به دیجیتال پایپ لاین ۲/۵ بیت/طبقه و دارای ۹ بیت است. این مبدل شامل سه طبقه مبدل زمان به دیجیتال ۲/۵ بیت و یک مبدل زمان به دیجیتال خط تاخیر ۳ بیتی می باشد. این مبدل دارای مزایای پیچیدگی مداری کمتر، رزولوشن زمانی بهبود یافته و محدوده خطی سازی مناسب نسبت به مبدل های زمان به دیجیتالی است که از تکنیک های دیگری برای تبدیل بهره می برند. به منظور بررسی مبدل ارائه شده، یک مبدل زمان به دیجیتال پایپ لاین طراحی و در تکنولوژی ۰٫۱۸μm CMOS توسط نرم افزار Hspice شبیه سازی گردید. مقایسه نتایج شبیه سازی و تئوری عملکرد این مبدل را مورد تایید قرار می دهد.