سال انتشار: ۱۳۸۳

محل انتشار: دوازدهیمن کنفرانس مهندسی برق ایران

تعداد صفحات: ۵

نویسنده(ها):

مسعود معصومی – دانشجوی دوره دکتری الکترونیک دانشکده مهندسی برق دانشگاه صنعتی خواجه نصیرالدین طوسی
محمد جواد قاسمی – دانشجوی دوره کارشناسی ارشد سخت افزار ، دانشکده برق و کامپیوتر دانشگاه صنعتی خواجه نصیرالدین طوسی
ناصر معصومی – استادیار گروه مهندسی برق و کامپیوتر دانشگاه تهران

چکیده:

در این مقاله روش کمینه کردن تاخیر انتشار مدارهای تمام جمع کننده DCVSL (Full-Adder)با تعیین سایر بهینه ترانزیستورهای NMOS وPMOS در تکنولوژی CMOS 0.5 μmارائه می شود . روش مزبور به یک تمام جمع کننده DCVSL اعمال شده و سایز بهینه ترانزیستورهای NMOS و PMOS مدار بترتیب ۴۵μm و۲۵μm بدست آمد . نتایج شبیه سازی نشان دهنده کمینه شدن تاخیر انتشار مدار و کاهش آن تا ۰٫۳۱nsو علت بزرگتر بودن سایز NMOSنسبت به PMOSوجود فیدبک مثبت در مدار است .