سال انتشار: ۱۳۸۶

محل انتشار: پانزدهیمن کنفرانس مهندسی برق ایران

تعداد صفحات: ۶

نویسنده(ها):

حامد امین زاده – آزمایشگاه طراحی سیستمهای مجتمع، گروه مهندسی برق، دانشگاه فردوسی مش
رضا لطفی – آزمایشگاه طراحی سیستمهای مجتمع، گروه مهندسی برق، دانشگاه فردوسی مش

چکیده:

امکان پیاده سازی مبدل های آنالوگ به دیجیتال پایپ لاین ولتاژ پایین و با دقت بالا در تکنولوژی استاندارد دیجیتال CMOS در این مقاله مورد بررسی قرار گرفته است. برای این منظور ، اعوجاج ناشی از تعویض خازن های ایده آل با خازن های جبران سازی شده در ناحیه تهی از نوع ماسفت در طبقات پایه ۱/۵ بیت مبدل های پایپ لاین، به منظور کالیبراسیون در حوزه دیجیتال مدل سازی شده است. سپس به منظور اثبات کارایی مدل های پیشنهاد شده، روند کالیبراسیون دیجیتال یک مبدل ۱۲ – بیت و ۶۵ MS/s فقط – ماسفت در تکنولوژی۰٫۱۸mm استاندارد دیجیتال ارائه شده است. نتایج شبیه ساززی نشان می دهد که با استفاده از الگوریتم کالیبراسیون پیشنهادی در فرکانس نمونه برداری ۶۵MS/s و ورودی نرخ نایکیست ، نسبت سیگنال به نویر و اعوجاج (SNDR)، رنج دینامیکی تهیه ازهارمونیک های کاذب (SFDR) و تعداد بیت های موثر (ENOB) مبدل به ترتیب ۲۶٫۲۴ دسی بل، ۳۴٫۵۳دسی بل و ۴٫۳۵۹ بیت بهبود یافته اند.