سال انتشار: ۱۳۸۴

محل انتشار: سومین کنفرانس انجمن رمز ایران

تعداد صفحات: ۱۰

نویسنده(ها):

مهدی عطائی نائینی – دانشگاه صنعتی اصفهان
یاسر افتخاری روزبهانی – دانشگاه صنعتی اصفهان
حسین سعیدی – دانشگاه صنعتی اصفهان
مهدی برنجکوب – دانشگاه صنعتی اصفهان

چکیده:

هدف مقاله ارائه پیاده سازی سخت افزاری رمزگذار و رمزگشای AES بر روی FPGA بهصورت کارآمد است. در این راستا بر اساس الگوریتم AES چند معماری مختلف برای پیاده سازی سخت فازاری طراحی گردید ه است که دو طرح آن برای رمزگذار و رمزگشای AES با طول کلید ۱۲۸ بیت پیاده سازی شده اند. هر دور در این الگوریتم شامل چهار بخش است که هر بخش به صورت یک واحد مجزا درچند نمونه طراحی شده است . پس از بررسی جزئیات پیاده سازی هر زیر واحد در این الگوریتم ، نتایج پیاده سازی های نهایی این دو طرح آورده شده است و با برخی از نتایج گزارش شده مقایسه گردیده است .در این مقایسه نسبتنرخ داده به سخت افزار مصرف شده دارای بهبود چشمگیری تاحد دو برابر نسبت به سایرین بوده است.