سال انتشار: ۱۳۸۶

محل انتشار: پانزدهیمن کنفرانس مهندسی برق ایران

تعداد صفحات: ۶

نویسنده(ها):

امیر غفاری – دانشگاه علم و صنعت ایران
امیر بیگی – دانشگاه علم و صنعت ایران
سیدادیب ابریشمی فر – دانشگاه علم و صنعت ایران

چکیده:

در این مقاله یک DLL با ساختار جدید برای داشتن محدوده قفل شدن وسیع و Jitter پایین در تکنولوژی CMOS 0.18m m طراحی شده است. DLL فوق دارایمحدوده فرکانسی ۱۴۰-MH-z440MHz می باشد که محدوده عملکرد آن ۵۰% نسبت به ساختار های ارائه شده بیشتر است. ساختار طراحی شده با استفاده از نرم افزار ADS شبیه سازی شد و میزان Jitterدر فرکانس ۴۴۰MHz برابر ۰٫۶۸ ps بدست امده است. با طرح ارائه شده زمان قفل حدود ۳۰% کاهش یافته و علاوه بر آن مدار تشخیص قفل به دوره کارکرد سیگنال ورودی حساس نیست.