سال انتشار: ۱۳۸۴

محل انتشار: سیزدهیمن کنفرانس مهندسی برق ایران

تعداد صفحات: ۵

نویسنده(ها):

رشید صفاایسینی – دانشکده برق، دانشگاه صنعتی امیرکبیر (پلی تکنیک تهران)
سیدقاسم رضوی پور – دانشکده برق، دانشگاه صنعتی امیرکبیر (پلی تکنیک تهران)
علی افضلی کوشا – آزمایشگاه طراحی مدار مجتمع، گروه مهندسی برق و کامپیوتر، دانشکده فنی

چکیده:

در این مقاله بهبود روش خود کنترل کننده سطح ولتاژ برای کاهش توان مصرفی مدارات دیجیتال ارائه می گردد. در این بهبودی، تکنیک بایاس بدنه با روش خود کنترل کنده سطح ولتاژ تلفیق گردیده تا توان مدار دیجیتال در حالت Standby کاهش یابد. در تغییر بایاس بدنه، یک ولتاژ منفی به بدنه ترانزیستورهای نوع n در مدارخود کنترل کننده سطح ولتاژ اعمال می شود که می تواند ولتاژ آستانه رابه میزان قابل ملاحظه ایافزاش دهد. این افزایش ولتاژ استانه منجر به کاهش جریان زیر استانه و بنابراین کاهش توان Standby می شود. از مزایای این روش حفظ داده های مدارات ترتیبی در حالت Standby می باشد. برای نشان دادن کارایی روش پیشنهادی، یک مدار جمع کننده Ripple Carry 8 و ۱۶ بیتی طراحی شده و توان مصرفی در حالات استفاده ازمدار خود کنترل کننده سطح ولتاژ با و بدون تلفیق اثر بدنه با یکدیگر مقایسه شده اند. نتایج این مقایسه که با استفاده از SPICE برای تکنولوژی ۷۰nm CMOS بدست امده نشانگر کاهش توان مصرفی بیش از ۳۰ درصد برای حالتروش خود کنترل کننده سطح ولتاژ بهبود یافته می باشد. این درحالی است که سرعت مدار تغییر چندانی نمی کند.