سال انتشار: ۱۳۸۳

محل انتشار: دوازدهیمن کنفرانس مهندسی برق ایران

تعداد صفحات: ۷

نویسنده(ها):

یارالله کولیوند – دانشگاه تهران گروه مهندسی برق و کامپیوتر
علی ذهبی – دانشگاه تهران – گروه مهندسی برق و کامپیوتر
ناصر معصومی – دانشگاه تهران – گروه مهندسی برق و کامپیوتر

چکیده:

تاخیر در یک وارونگر ناشی از دو عامل عمده ، بار خروجی و انتشار سیگنال فرمان در گیت می باشد . قسمت دوم بدلیل مقاومت پلی سیلیساید گیت (PGR) می باشد . با افزایش پهنای گیت (W) این تاخیر غالب شده و شدیدا افزایش می یابد . این اثر باعث می شود که ترانزیستورهای وارونگر مدت زمان بیشتری با هم در ناحیه اشباع کار کنند (در حالت گذر) ، لذا توان مصرفی Short Circuit شدیدا افزایش می یابد . ما در این مقاله مقاومت PGR را با استفاده از تکنیکRC توزیع شده مدل کرده و برای کاهش اثر منفی آن در کارایی مدار ، از روش انشعاب سازی به یک شیوه بهینه استفاده می کنیم . برای کاستن این اثر با توجه به مدل ارائه شده برای این پدیده ، از انشعاب سازی استفاده می کنند . نتایج حاصل از مدل پیشنهاد شده با نتایج شبیه سازی HSPICE کاملا توافق دارد .