سال انتشار: ۱۳۸۵

محل انتشار: دوازدهمین کنفرانس سالانه انجمن کامپیوتر ایران

تعداد صفحات: ۷

نویسنده(ها):

حمیدرضا خیرآبادی – آزمایشگاه CAD-VLSI، دانشکدة مهندسی کامپیوتر و فناوری اطلاعات، دانشگاه صنع
مرتضی صاحب الزمانی – عضو هیأت علمی دانشکدة مهندسی کامپیوتر و فناوری اطلاعات، دانشگاه صنعت

چکیده:

از بافرها برا ی کاهش تأخیر مسیرهای بحرانی استفاده می شود. با پیشرفت تکنولوژی به نانومتر، تأخیر اتصالات بخش مهمی از تأخیر مدارهای مجتمع شده است و تعداد بافرهای درج شده به شدت در حال افزایش است. تعداد بسیار زیاد بافرها دارای اثرات جانبی مثل افزایش توان مصرفی تراشه و افزایش مساحت آن اس ت. در الگوریتم های درج بافر قبلی، یا به مصرف توان توجه نشده است و صرفاً جنبۀ کاهش تأخیر آن مد نظر بوده است و یا ا لگوریتم مورد استفاده مبتنی بر مسیر نیست که در این صورت به دلیل تمرکز بر روی یک نت، نمی تواند توان مصرفی بافرها را به درستی کاهش دهد.در این مقاله، یک روش تحلیلی مبتنی بر مسیر برای درج بافر ارائه شده و بوسیلۀ مدارهای نمونۀISCAS آزمایش شده است. نتایج آزمایش ها حاکی از کاهش ۶۹/ ۴۶ درصدی توان مصرفی بافرها در عین رعایت محدودیت های زمانی مدار است.